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Transmission Line Network and Impedance Analysis
Time：2023-05-17 Reading times:9373
隨著電子科學(xué)技術(shù)的飛速發(fā)展，信號的傳播速度也從最初的幾赫茲到現(xiàn)代通訊太赫茲技術(shù)，特別是射頻微波信號傳輸過程中會出現(xiàn)各種損耗和衰減等問題。如何從信號源、傳輸介質(zhì)、接收端等方面改善和提高信號傳輸?shù)馁|(zhì)量已是當(dāng)下硬件工程師的一大難題。本篇將從信號的傳輸介質(zhì)逐步深入淺出的探討信號在傳輸線的傳輸，并結(jié)合部分案例講解不同網(wǎng)絡(luò)下的阻抗網(wǎng)絡(luò)匹配。
作為硬件工程師經(jīng)常提起的傳輸線這一術(shù)語，簡單的來講傳輸線是由兩條一定長度的導(dǎo)線組成的，傳輸線作為一種介質(zhì)將信號從一端傳導(dǎo)到另一端。將一條稱為信號路徑，另一條稱為參考路徑（有時(shí)也稱為返回路徑）。那如何才能更好更準(zhǔn)確的理解傳輸線呢？一般有兩種方法，一種是從電路的角度出發(fā)去討論信號傳輸?shù)淖杩梗硪粋€從場的角度討論傳輸?shù)碾姶艌鲎兓?/p>
一、傳輸線阻抗理論：
首先討論一個簡單的問題：傳輸線中信號的傳輸速度取決于導(dǎo)體中電子的速度嗎？這個問題作為初學(xué)者常常會犯錯。其實(shí)信號傳輸是傳輸介質(zhì)中無數(shù)個自由電子的整體傳遞，并非某一個電子從傳輸線的一頭移動到另一頭。以常見的銅導(dǎo)線為例自由電子的速度約1cm/s，而常見的銅導(dǎo)線中信號的速度10^8m/s。那么對于一個信號在傳輸線中傳播速度到底與哪些因素相關(guān)，從麥克斯韋方程組推導(dǎo)可得電磁場變化（或場鏈）的速度：
其中，?0為自由空間的介電常數(shù)（8.89*10^-12 F/m），表示材料的相對介電常數(shù)，μ0表示自由空間的磁導(dǎo)率（4π*10^-7 H/m）,μr表示材料的相對磁導(dǎo)率（幾乎所有的互連材料及不含鐵磁體材料的聚合物，其磁導(dǎo)率都為1）。
從物理學(xué)中，引入另外一個概念時(shí)延TD來表示信號的傳播，它與互連線長度的關(guān)系為：
經(jīng)驗(yàn)值：
當(dāng)信號在FR4上長為6in的互連線中傳輸時(shí)，時(shí)延約為1ns；
時(shí)延遲速率約為1/6 in/ns=0.166ns/in(170ps/in)；
對應(yīng)0.5in長的BGA引線的連線時(shí)延為170ps/in * 0.5 in =85ps。
上述內(nèi)容從電磁場的角度說明傳輸線的傳輸速度和時(shí)延，下面按照電學(xué)的角度即電阻（對于信號稱作阻抗）來說明信號的傳播。在信號完整信號中把信號每一步所感受到的阻抗稱為瞬時(shí)阻抗，對于互聯(lián)特征一致即均勻傳輸線又稱為特征阻抗。
傳輸線的零階模型把傳輸線的信號路徑和返回路徑等效一系列的電容器組成，對于均勻傳輸線，傳輸線的阻抗由橫截面積和材質(zhì)決定。
代入公式（2）可得，
其中，CL 表示單位長度電容量，v表示材料中的光速，?0為自由空間的介電常數(shù)（8.89*10^-12F/m）。
經(jīng)驗(yàn)值：
對于介電常數(shù)為4，單位長度電容為3.3pF/in的傳輸線，特征阻抗為
對于非理想即非恒定瞬時(shí)阻抗，引入傳輸線的一階模型來計(jì)算傳輸線的阻抗。一階模型把信號路徑和返回路徑導(dǎo)線的每一小節(jié)描述成小電容+小電感，每兩個小電容被一個小回路電感隔開
傳輸線的總長度Len，總電容和總電感為:
傳輸線的時(shí)延和傳播速度:
傳輸線的特征阻抗：
經(jīng)驗(yàn)值：
傳輸線的特征阻抗為50Ω，介電常數(shù)為4，單位長度電容為：CL=83/50*2=3.3pF/in；
傳輸線的特征阻抗為50Ω，介電常數(shù)為4，單位長度電容為：LL=0.083* 50*2=8.3pF/in。
對于FR4板的微帶線和帶狀線，IPC推薦的通用近似式為：
微帶線阻抗：
帶狀線阻抗：
同軸線阻抗：
經(jīng)驗(yàn)值：
對于FR4微帶線,50Ω的特征阻抗其線寬等于介質(zhì)厚度的兩倍，同樣對于50Ω特征阻抗帶狀線其兩平面間的總結(jié)之厚度等于線寬的兩倍。
如果想獲得更準(zhǔn)確的計(jì)算特征阻抗還可以采用仿真求解方式即二維場求解器，它也是通過對傳輸線LC模型劃分來求解，對于信號上升沿為RT，信號帶寬BWsig=0.35/RT. 如果傳輸線的時(shí)延為TD,并用n節(jié)集總線電路模型來近似，則必須確保模型的帶寬BWmodel應(yīng)至少大于信號的帶寬BWsig。
經(jīng)驗(yàn)值：
當(dāng)確定上升時(shí)間RT時(shí)，F(xiàn)R4中信號的速度大約時(shí)6in/ns，n節(jié)LC集總線模型到達(dá)到足夠的帶寬，每一節(jié)LC電路對應(yīng)的線長必須小于1.7*RT in。
二、不同端接方式阻抗：
在電學(xué)中，把對電路中電流所起的阻礙作用叫做阻抗，它是一個復(fù)數(shù)。用Z表示。
具體說來阻抗可分為兩個部分，電阻（實(shí)部）和電抗（虛部）。其中電抗又包括容抗和感抗，由電容引起的電流阻礙稱為容抗，由電感引起的電流阻礙稱為感抗。
硬件工程師大都遇到過匹配阻抗的問題，通俗的講，阻抗匹配的目的是確保能實(shí)現(xiàn)信號或能量從“信號源”到“負(fù)載”的有效傳送。其最最理想模型當(dāng)然是希望Source端的輸出阻抗為50歐姆，傳輸線的阻抗為50歐姆，Load端的輸入阻抗也是50歐姆，一路50歐姆下去，這是最理想的。
然而實(shí)際情況是：源端阻抗不會是50ohm，負(fù)載端阻抗也不會是50ohm，這個時(shí)候就需要若干個阻抗匹配電路而匹配電路就是由電阻、電容和電感所構(gòu)成，這個時(shí)候就需要使用電組、電容和電感來進(jìn)行阻抗匹配電路調(diào)試，以達(dá)到RF性能最優(yōu)。
阻抗匹配的方法主要有兩種：
? 改變阻抗力就是通過電容、電感與負(fù)載的串并聯(lián)調(diào)整負(fù)載阻抗值，以達(dá)到源和負(fù)載阻抗匹配。
? 調(diào)整傳輸線是加長源和負(fù)載間的距離，配合電容和電感把阻抗力調(diào)整為零。此時(shí)信號不會發(fā)生發(fā)射，能量都能被負(fù)載吸收。
高速PCB布線中，一般把數(shù)字信號的走線阻抗設(shè)計(jì)為50歐姆。一般規(guī)定同軸電纜基帶50歐姆，頻帶75歐姆，對絞線（差分）為85-100歐姆。在高速數(shù)字電路系統(tǒng)中，電路數(shù)據(jù)傳輸線上阻抗如果不匹配會引起數(shù)據(jù)信號反射，造成過沖、下沖和振鈴等信號畸變，當(dāng)然信號沿傳輸線傳播過程當(dāng)中，如果傳輸線上各處具有一致的信號傳播速度，并且單位長度上的電容也一樣，那么信號在傳播過程中總是看到完全一致的瞬間阻抗。
減小反射的方法是根據(jù)傳輸線的特性阻抗在其發(fā)送端串聯(lián)端接使源阻抗與傳輸線阻抗匹配或者在接收端并聯(lián)端接使負(fù)載阻抗與傳輸線阻抗匹配，從而使源反射系數(shù)或者負(fù)載反射系數(shù)為零。常用的端接方式為：串聯(lián)端接、并聯(lián)端接、戴維南端接、RC網(wǎng)絡(luò)端接、肖特基并聯(lián)端接等。
v 串聯(lián)端接：
在信號源端阻抗低于傳輸線特征阻抗的條件下，在信號的源端和傳輸線之間串接一個電阻R，使源端的輸出阻抗與傳輸線的特征阻抗相匹配，抑制從負(fù)載端反射回來的信號發(fā)生再次反射。串聯(lián)匹配是最常用的終端匹配方法。它的優(yōu)點(diǎn)是功耗小，不會給驅(qū)動器帶來額外的直流負(fù)載，也不會在信號和地之間引入額外的阻抗，而且只需要一個電阻元件。常見應(yīng)用一般的CMOS、TTL電路的阻抗匹配。USB信號也采樣這種方法做阻抗匹配。
串聯(lián)端接拓?fù)鋱D，在傳輸線中串聯(lián)電阻改善傳輸線阻抗與源端/負(fù)載端阻抗一致。
從仿真結(jié)果可以看到，阻抗匹配后信號傳輸無明顯過沖現(xiàn)象。
v 并聯(lián)端接：
在信號源端阻抗很小的情況下，通過增加并聯(lián)電阻使負(fù)載端輸入阻抗與傳輸線的特征阻抗相匹配，達(dá)到消除負(fù)載端反射的目的。并聯(lián)終端匹配優(yōu)點(diǎn)是簡單易行，顯而易見的缺點(diǎn)是會帶來直流功耗：單電阻方式的直流功耗與信號的占空比緊密相關(guān)；雙電阻方式則無論信號是高電平還是低電平都有直流功耗，但電流比單電阻方式少一半。常見應(yīng)用以高速信號DDR 應(yīng)用較多。
并聯(lián)端接拓?fù)鋱D，在傳輸線并聯(lián)上拉或者下拉電阻保證傳輸線阻抗與源端/負(fù)載端阻抗一致。
從仿真結(jié)果可以看到，并聯(lián)端接可以改善高/低電平。
v 戴維南端接：
上拉端接會拉高低電平，下拉端接會降低高電平，這兩種端接方式雖然都可以抑制過沖和振鈴，但同時(shí)也會減小信號裕量，如果使用不當(dāng)還會造成信號電平的誤觸發(fā)。戴維南端接方式既可以抑制過沖，又沒有這些缺陷。常見應(yīng)用以DDR2地址、控制命令等信號。
戴維南端接拓?fù)鋱D，在傳輸線上拉和下拉電阻改善傳輸線阻抗與源端/負(fù)載端阻抗一致：
從仿真結(jié)果可以看到，戴維南端接可以同時(shí)改善同是高/低電平。
v RC端接：
RC端接也叫AC端接，其實(shí)就是在并聯(lián)端接的基礎(chǔ)上增加了一個電容，電容一般采用0.1uF多層陶瓷電容，由于電容通低頻阻高頻的作用，因此電阻不是驅(qū)動源的直流負(fù)載，故這種端接方式無任何直流功耗，交流功耗也非常小，該端接主要用于時(shí)鐘電路。常見在激光驅(qū)動LD-環(huán)路中為了一致寄生電感產(chǎn)生的上升沿過沖問題，在回路中增加RC端接。
RC端接拓?fù)鋱D，在傳輸線下拉RC串聯(lián)電路改善傳輸線阻抗與源端/負(fù)載端阻抗一致：
從仿真結(jié)果可以看到，RC端接選擇合適的RC值可以改善信號傳輸?shù)倪^沖。
v 肖特基并聯(lián)端接：
肖特基端接是在戴維南端接中將電阻換為肖特二極管并聯(lián)端接，通常應(yīng)用在器件內(nèi)部?，F(xiàn)在很多器件自帶有輸入保護(hù)二極管，該端接能有效減小信號過沖和下沖，但并不能消除反射;同時(shí)二極管的開關(guān)速度會限制響應(yīng)時(shí)間，所以較高速系統(tǒng)不合適,一般應(yīng)用與低速電路中。
肖特基并聯(lián)端接拓?fù)鋱D，在傳輸線路中并聯(lián)上拉和下拉兩個肖特二極管。
從仿真結(jié)果可以看到，肖特基并聯(lián)端接選擇合適鉗位電壓改善信號傳輸?shù)倪^沖。
三、固定阻抗衰減器:
前面兩小節(jié)討論了傳輸線的阻抗理論計(jì)算和傳輸線阻抗的匹配，在實(shí)際工作應(yīng)用中經(jīng)常會遇到即需要滿足設(shè)計(jì)要求達(dá)到信號衰減并同時(shí)滿足阻抗匹配要求，這時(shí)就需要一種方便通用的固定阻抗衰減器（π型衰減器）。它主要作用是對信號進(jìn)行衰減處理和阻抗匹配，同時(shí)滿足調(diào)整負(fù)載功率和抑制信號反射。
衰減器對信號功率進(jìn)行衰減必須進(jìn)行阻抗匹配，不然就會形成駐波或者反射。所以衰減器的輸入端要與信號源的輸出阻抗（內(nèi)阻）匹配；輸出端要與負(fù)載阻抗匹配；負(fù)載阻抗要和傳輸線的特征阻抗相等，此時(shí)的傳輸不會產(chǎn)生反射，這表明所有能量都被負(fù)載吸收了。所以輸入阻抗、輸出阻抗、信號源內(nèi)阻、負(fù)載阻抗、線路特征阻抗皆為50Ω。
π型衰減器拓?fù)鋱D，在源端和負(fù)載端串聯(lián)一個電阻同時(shí)在源端和負(fù)載端同時(shí)下拉相同電阻。
其中RL為負(fù)載電阻，r為信號源內(nèi)阻；
推導(dǎo)可得：
在高速電路的數(shù)據(jù)采集電路中，源端信號為一個寬輸入信號，接收端為高帶寬高采樣率的高度信號采集卡，而對于CMOS電路而言熟知的帶寬增益積為固定值。高速高精度采集卡輸入范圍比較小，這時(shí)為了更好的匹配源端和后端信號，需要對于源端信號做前級調(diào)理AFE電路，下圖摘自TI官網(wǎng)的某個AFE典型應(yīng)用電路。
從電路圖中可以看到輸入阻抗為50歐姆，DC耦合和AC耦合通道首先經(jīng)過DPDT1開關(guān)選擇后到DPDT2/3/4不同通道的差分π型衰減器做信號匹配和衰減后從DPDT5輸出阻抗差分阻抗為100Ω（單端為50Ω）。
對上述AFE電路做參數(shù)提取，即為一個標(biāo)準(zhǔn)的單端π型網(wǎng)絡(luò)。
按照2:1衰減路徑計(jì)算，輸入輸出阻抗為50Ω，代入公式（22）（23）可得：
常用固定衰減器還有L型、T型、X型和橋T型等幾種結(jié)構(gòu)，計(jì)算方案與π型衰減器類似，這里不再贅述。
總結(jié)一下，對于高速信號傳輸而言既要扎實(shí)學(xué)習(xí)各部分理論知識和概念，也要在學(xué)習(xí)工作中總結(jié)經(jīng)驗(yàn)熟練仿真軟件，從電路和電磁場角度不斷深入求索才能逐步得心應(yīng)手。
